王文新
中国电子科技集团公司第二十二研究所 河南新乡 453000
摘要：本文对数据采集系统接口的设计精度与采样率进行分析，并通过仿真分析的方式，对接口设计方案的实现方法加以阐述。根据仿真结果可知：该系统可实现2Gsps的采样率，且具有12bit的采样精度，但逻辑占用量相对较低，可见该系统的逻辑功能还应拓展，力求将采集信息分析工作转移到FPGA上，由此缩短定位误差，取得更加理想的数据采集和处理效果。
关键词：数据采集系统；ADC接口设计；实现方法
引言：在微电子技术发展之下，数据采集技术也得到更新换代，在遥感、通信与芯片等多个方面广泛应用。但是，随着采集精度与频率的不断提升，单片机性能方面开始出现缺陷，需要加强ADC接口设计进行弥补，使采集结果更加精准可靠，为微电子行业发展提供强有力的技术支持。
1数据采集系统接口设计
1.1精度选择
在ADC接口中，采样精度由系统所需的测量动态范围而决定，受整机噪声、量化误差等因素的影响。在工程应用中，当动态范围超出需求后，单纯预留余量即可。转换器中的信噪比是在设备输出端测量得出，信号采用基波均方根幅度体现出来，噪声为全部非基波信号的总和。二者间的关系可用公式表达为：
式中，ViRMS代表的是基波峰值均方根；VeRMS代表的是周期误差信号均方根。如若采用比特数为18bit的ADC，则动态范围为110dB。在该系统中，整机噪声水平为40mV，芯片满量程为5V，噪声在芯片中为4bit，剩余动态范围为84dB，系统检测阀为22dB。
1.2采样率
在该项指标研究中，主要利用接收换能器信号与算法精度标准进行计算。该项系统采样信号频点的最高值为125KHz。在奈奎斯特的采样定律中，最小采样率为250KHz，由于带有一定的余量，可将该项指标设置为500KHz，便可得出最佳采样效果。在本次数据采集中，该系统主要作用是对声波信号的收集，如若信号衰减单纯考虑到传播损失，则可通过以下公式进行表示：
式中，r代表的是传播距离；a代表的是声波吸收衰减系数，经验值为1dB/km；r代表的是系统要求最远距离，数值为4800m；传播损失为76dB，因此采样精度芯片与系统需求充分满足[1]。
2数据采集系统设计方案实现
在本文研究中，该系统为ADC芯片，其精度为12bit，频率最高值为500MHz。利用调试好的模拟信号对前端信号进行调整，从而对信号进行衰减、放大、抗噪声等处理，使输入信号要求得到充分满足。该信号经过4路并行后，可对高速数字信号进行接收，再将信息存储在SDRAM之中，启动信号控制进行采样，采样完毕后，系统便可利用总线将数据传递给上位机，由此实现数据信息高速采集。
2.1ADC电路设计
对于AD7982待测芯片来说，其最大频率为500MHz，单一的芯片无法对芯片功耗信息进行采集。对此，在系统设计时应利用ADC接口并行采样，实现高速采集的目标。在系统运行中，对输入信号的稳定性与抗干扰性具有较高要求，在对某芯片功耗信息采集时，在正式采集之前通过小电阻采集方式获取信号，信号受噪声干扰较为微弱，需要对其进行降噪和放大处理。对此，为了提高信号准确度，本文采用多级放大式进行带宽设计。在多级放大器干扰因素去除后，采用三级放大，每级放大15dB，总体带宽为2GHz。为了降低噪声干扰度，采用大电容供电模式，利用LDO线性稳压实现低噪声供电，以此控制噪声对信号产生的不良影响。
2.2PXI总线传输
对于上位机与ADC接口均采用PXI总线传输数据。当前，主要采用两种方式实现PXI接口，一种是直接利用FPGA进行设计，并编写相应的驱动程序；另一种是采用专用芯片与FPGA相结合的方式来实现。因FPGA自行设计总线势必会增加人力与物力的投入力度，开发周期随之延长。因此，在本次设计中采用后一种方案进行设计，可降低设计难度。在转换之后，传输逻辑为本地控制逻辑，可将全部接口设计转变为本地FPGA编程。在本次设计中，采用PCI9054信号接口进行传输。此种方案可避免对复杂总线的分析，还可采用成熟可靠的驱动程序，使软件设计难度得以简化。
2.3逻辑控制
该模块作为系统的控制核心，在设计过程中可采用K7系列FPGA，其在性能与逻辑资源等方面具有较大优势，引脚与可用IO分别有900和500个，与设计需求相符合。在FPGA内部，频率超过500MHz的数据综合采集难度较大。对此，首先将ADC复位，并初始化操作，将时钟计数清零，然后对其状态进行转换，提高CNV信号，并对ADC数据进行降频处理，通过内部逻辑以1:2的方式降频。最后在降频之后，为数据高位补零变为16bit，使其与FIFO宽度相适应，再将4路ADC数据整合起来变成1路数据，将其输入到FIFO中进行缓冲。在作为缓冲单元之外，还可对数据进行跨域转换。因FIFO读写采用多种时钟，可利用250MHz时钟将数据录入FIFO中，采用全局时钟将数据输出，由此实现时钟域的顺利转变，达到数据与系统时钟相同步的效果[2]。
2.4仿真结果
利用vivado工具与各个模块逻辑进行仿真分析，可获得各种资源用量的分布情况。在K7系列中，可提供LUT的数量203800，IO接口总量为400个。K7中的接口资源较为丰富，可采用该芯片作为控制核心，根据实验结果可知，IO占比量达到80%，采用其他性能较低的芯片数量无法符合设计需求。同时，在本次设计中，要想达到DDR3—1066的速率较为困难，即便采用K7芯片也需要对其进行优化才可达标。总体逻辑占用量相对较低，可见该系统的逻辑功能还应拓展。例如，设置处理器核心，将采集信息分析工作转移到FPGA上，可为未来研究指明方向。
结论：综上所述，本文构建了数据采集系统，可实现低速ADC朝着高速、高精度转变的目标。同时，以FPGA为控制核心，提高灵活控制采样开始与停止的能力。通过仿真结果可知，该系统可实现2Gsps的采样率，且具有12bit的采样精度。但是逻辑占用量相对较低，可见该系统的逻辑功能还应拓展，争取以较小的代价使采集数据与上位机之间实现稳定高效传输。
参考文献：
[1]徐志轩,数据采集接口.在NIOS-Ⅱ系统中A/D数据采集接口的设计与实现[J].电子产品世界,2019,000(008):154-155.
[2]凌波,李哲英.数据采集接口ADC_USBIP核的设计和验证[J].北京联合大学学报,2019(02):10-14.
作者简介：姓名：王文新（1986.09--）；性别：男，民族：汉，籍贯：甘肃省陇南市人，学历：硕士研究生；现有职称：工程师；研究方向：盾构超前地质预报。