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集成电路新工艺技术的发展趋势

发表时间：2021/5/27 来源：《基层建设》2021年第2期作者：孙鹏

[导读] 摘要：由于在计算机、移动通信、消费电子、半导体照明、汽车电子等国民经济各个领域的广泛应用，集成电路产业已经成为信息产业的基石。

        国家知识产权局专利局专利审查协作广东中心广东省广州市 510000
        摘要：由于在计算机、移动通信、消费电子、半导体照明、汽车电子等国民经济各个领域的广泛应用，集成电路产业已经成为信息产业的基石。自1958年第一块集成电路问世以来，集成电路产业已经过50多年的发展，产业技术不断进步，分工越来越细致。集成电路制造环节仍然遵循着摩尔定律（集成电路芯片上所集成的电子元件的数目，每隔18个月就翻1倍）快速向前发展，延续摩尔定律的先导技术研究依然是全球热点。目前世界集成电路产业28～14nm工艺节点已趋于成熟，7nm工艺节点已进入量产，更小节点正在处于研发阶段。在集成电路特征尺寸不断减小的过程中，微纳加工、电路互联、器件特性等方面都面临巨大的挑战。
        关键词：集成电路；半导体；工艺技术
        引言
        集成电路产业是高新技术的核心产业，是现代通信、电子、工业控制、航空航天、智能装备、军事技术等领域的基本元素和重要组成部分，其具有深刻的国际性，是国际化竞争最激烈，全球范围内资源流动和配置最为彻底的产业之一。随着半导体器件尺寸的不断减少，围绕着降低芯片面积、提高器件性能产生了许多新的工艺技术。
        1应变硅技术
        为了提高MOS器件的开态电流，提升MOS晶体管沟道内载流子迁移率是一种有效的方法，应变工程技术正是基于此而提出的。常见的应变硅技术包括：应力记忆技术（SMT），刻蚀终止层层应力技术（CESL），嵌入式锗硅工艺（eSiGe），嵌入式碳硅技术（eSiC），全局应力技术等。
        1.1SMT应力记忆技术
        SMT应力记忆技术是工艺完成后，往往对器件结构不产生结构性变化。实现方法通常是通过应力膜层沉积，离子注入，退火等工艺处理后，在源漏及沟道区域产生晶格位错，面缺陷，从而产生沟道内的拉应力，通常用于提升NMOS器件的迁移率。
        1.2CESL刻蚀终止层应力技术
        CESL刻蚀终止层应力技术是在MOS晶体管源漏和栅电极上方淀积一层应力膜层结构，利用膜层沉积以及对膜层后续的工艺处理（如注入，退火，紫外线照射等）产生的应力，在器件沟道内产生压应力或者拉应力。
        1.3SiGe和SiC应力技术
        嵌入式锗硅工艺是利用锗、硅晶格常数的不同，嵌入锗硅材料（晶格常数大于硅）在源漏区，产生沟道压应力，提升PMOS器件的迁移率。嵌入式碳硅技术与嵌入式锗硅工艺类似，不同的是碳硅材料晶格常数小于硅，从而产生在沟道的拉应力，提升NMOS器件的迁移率。
        1.4全局应力技术
        从PMOS器件的应力技术发展来看，Intel率先在90nm技术节点引入了嵌入式锗硅工艺，此后各技术节点都采用了嵌入式锗硅工艺，用于提升PMOS器件沟道载流子的迁移率。从90nm逻辑技术节点到报道的最新的7nm逻辑工艺，嵌入式锗硅工艺技术的研究和发展主要集中于提高锗硅源漏的锗含量和原位掺杂浓度，以提高沟道应力和降低源漏寄生电阻。此外，在7nm逻辑技术节点以及更先进的5nm逻辑技术，PMOS器件的应力技术另外一种可能的选择是全局应力技术，如在硅衬底上外延高迁移率的锗硅沟道。一个值得注意在22/14nm逻辑技术节点时，为了降低泄漏电流，逻辑工艺从平面晶体管工艺转变为了三维FinFET工艺，由于三维工艺和平面工艺的差别，嵌入式锗硅源漏的形貌也发生较大变化，由平面晶体管的Sigma形状变为U型源漏。
        从NMOS器件的应力技术发展来看，在90nm至45nm逻辑技术节点常用的是刻蚀终止层技术，即利用一层覆盖栅和源漏的帽层，引入沟道应力。

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而随着栅和源漏的间距的缩小，刻蚀终止层的应力对NMOS器件迁移率提升作用减小，同时常导致PMOS器件的迁移率的降低，在45nm技术至22nm逻辑技术节点，NMOS器件往往采用应力记忆技术。而到了22/14nm逻辑技术节点，从平面工艺转变为了三维FinFET工艺，由于Fin的尺寸很小，刻蚀终止层应力技术和应力记忆技术对三维Fin施加的应力都变得很小，嵌入式碳硅技术成为很有前景的NMOS器件应力技术选择，但由于碳和硅的晶格常数差异较大，在实际工艺中实现难度较大。
        2电路互连技术
        电路互连方面的挑战，当前集成电路芯片上集成的晶体管数量已达数十亿个，需要通过互连线为这些晶体管提供能量和时钟信号，目前的集成电路芯片中通常包含通过介质隔离的多层布线层。随着集成电路特征尺寸的减小和晶体管数量的增加，金属互连线的长度不断增加、横截面积不断减小，从而引起互连线电阻的增加；互连线间距减小也会引起互联线电容的增大，同时随着工作频率的不断提高，寄生电感效应也必须考虑在内。在超大规模集成电路中，限制集成电路性能的主要因素不是器件的门延迟，而是互连线的寄生参数引起的互连延迟、电路功耗以及互连线之间信号的串扰。目前的集成电路互连多采用铜互连工艺，包括铜互连线、防止铜离子扩散的扩散阻挡层、防止铜迁移的盖帽层、材料粘接层、层间介质、刻蚀/研磨停止层、接触孔等多个技术分支，涉及物理/化学沉积、研磨/平坦化、纳米压印、大马士革镶嵌等多种工艺技术。
        3微细加工技术
        光源波长的不断缩短在光刻机的技术进步中扮演了重要的作用。首台商用光刻机为尼康NSR1010G型光刻机，使用436nm的g线光源，分辨率为1μm。436nmg线光源可以满足最低至0.5μm的光刻要求。之后365nm的i线光源可满足0.80～0.25μm的光刻要求，248nm的KrF准分子激光光源可满足0.50～0.13μm的光刻要求，193nm的ArF准分子激光光源可以应用于0.13～10.00nm线宽的曝光。由于EUV等更短波长光刻机研发难度巨大，传统干法光刻技术在向45nm及以下节点发展时遇到了巨大的困难。在采用193nmArF光源不变的前提下，人们通过采用浸没式光刻加双重曝光的手段，成功将193nmArF光源的寿命延伸至45nm、28nm、22nm、14nm乃至10nm。浸没式光刻将传统光刻技术中镜头与光刻胶之间的空气介质更换为折射率更大的液体介质（目前常用的液体介质的折射率为1.44的水），从而增大数值孔径，进一步提高光刻机分辨率。进入10nm以下节点后，如果继续使用193nm光源，需要使用3次或3次以上的多重曝光，大大增加了光刻成本。目前，随着EUV光源功率等问题逐渐得到解决，13.5nm的EUV光源成为10nm以下工艺节点的首要选择。2016年荷兰ASML公司EUV机台性能逐步稳定，产能已经接近每天曝光1500片晶圆，三星、台积电、英特尔等晶圆厂陆续宣布将在7nm及以下节点上采用EUV技术。
        在光刻机设备的开发中，除了不断开发更短光源、增大数值孔径之外，人们还会采用多种分辨率增强技术，通过降低工艺因子k1增大工艺因子k2的方法改善光刻机的分辨率和焦深，在光源波长难以取得突破性进展的情况下进一步提升光刻机性能。分辨率增强技术主要包括相移掩模技术、离轴照明技术、邻近效应校正等。
        结语
        当前，我国大陆集成电路制造产业正处于高速发展期，在销售规模、技术升级、产能扩展和规划新生产线建设方面都取得显著进展。但是，当前我国大陆集成电路制造业规模全球占比仍然较低，制造技术水平与国际先进工艺技术还有近两代差距，这与我国作为集成电路消费大国的地位严重不匹配。对此，进一步加速我国集成电路产业发展，提升我国集成电路制造技术水平仍然十分紧迫。
        参考文献：
        [1]上海市集成电路行业协会.2019年上海集成电路产业发展研究报告[M].北京：电子工业出版社，2019.
        [2]第三代半导体产业技术创新战略联盟.GaN微波射频技术路线图（2020年）[R].2020：27-48.
        [3]冯伯儒，张锦，侯德胜，等.相移掩模和光学邻近效应校正光刻技术[J].光电工程，2001，28（1）：1-5.